IC設(shè)計(jì)工具很多，其中按市場所占份額排行為Cadence、Mentor Graphics和Synopsys。
1）設(shè)計(jì)輸入工具：像Cadence的composer，viewlogic的viewdraw，硬件描述語言VHDL、Verilog HDL是主要設(shè)計(jì)語言，許多設(shè)計(jì)輸入工具都支持HDL。另外像Active—HDL和其它的設(shè)計(jì)輸入方法，包括原理和狀態(tài)機(jī)輸入方法，設(shè)計(jì) FPGA/CPLD的工具大都可作為IC設(shè)計(jì)的輸入手段，如Xilinx、Altera等公司提供的開發(fā)工具，Modelsim FPGA等。
2）設(shè)計(jì)仿真工作：EDA工具的一個(gè)大好處是可以驗(yàn)證設(shè)計(jì)是否正確，幾乎每個(gè)公司的EDA 產(chǎn)品都有仿真工具。
Verilog—XL、NC—verilog用于Verilog仿真，Leapfrog 用于VHDL仿真，Analog Artist用于模擬電路仿真。Viewlogic的仿真器有：viewsim門級(jí)電路仿真器，speedwaveVHDL仿真器，VCS— verilog仿真器。Mentor Graphics有其子公司Model Tech 出品的VHDL和Verilog雙仿真器：Model Sim。Cadence、Synopsys用的是VSS(VHDL仿真器)。現(xiàn)在的趨勢是各大EDA公司都逐漸用HDL仿真器作為電路驗(yàn)證的工具。
3）綜合工具：綜合工具可以把HDL變成門級(jí)網(wǎng)表。這方面Synopsys工具占有較大的優(yōu)勢，它的Design Compile是綜合的工業(yè)標(biāo)準(zhǔn)，它還有另外一個(gè)產(chǎn)品叫Behavior Compiler，可以提供更的綜合。此外，美國還出了一家軟件叫Ambit，比Synopsys的軟件更有效，可以綜合50萬門的電路，速度 更快。不過Ambit已被Cadence公司收購，為此Cadence放棄了它原來的綜合軟件Synergy。
隨著FPGA設(shè)計(jì)的規(guī)模越來越大，各EDA 公司又陸續(xù)開發(fā)了用于FPGA設(shè)計(jì)的綜合軟件，比較有名的有：Synopsys的FPGA Express，Cadence的Synplity，Mentor的Leonardo，這三家的FPGA綜合軟件占了市場的絕大部分。
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